JEDEC即將完成DDR4內(nèi)存標準關(guān)鍵屬性

　JEDEC 固態(tài)技術(shù)協(xié)會，全球微電子產(chǎn)業(yè)標準領(lǐng)導(dǎo)制定機構(gòu)日前公布了廣為業(yè)界期待的DDR4(雙倍數(shù)據(jù)速率4)內(nèi)存標準的關(guān)鍵屬性。 預(yù)計將于2012年中期發(fā)布的JEDEC DDR4內(nèi)存標準與之前幾代的技術(shù)比較將會帶來顯著的性能提升與能耗降低。

　　開發(fā)中的DDR4標準將包含一系列的創(chuàng)新特性，支持高速操作以及從服務(wù)器、便攜式電腦、桌面PC到消費產(chǎn)品等多樣化的廣泛應(yīng)用。該標準的速率、電壓以及架構(gòu)等各項技術(shù)規(guī)格的設(shè)定都考慮到簡化遷移并方便采用。

　　DDR4的電壓路線圖將保持VDDQ常數(shù)為1.2伏以便客戶遷移，并允許未來VDD供電電壓的降低。鑒于今后技術(shù)進步的必然發(fā)生，DDR4標準將保持I/O接口電壓恒定，以便防止技術(shù)過早老化。

　　每個引腳的數(shù)據(jù)傳輸速率將達到每秒1.6千兆，隨時間的推移將提高到每秒3.2千兆的初始最高目標水平。鑒于DDR3最終突破了原本預(yù)計的每秒1.6千兆的峰值，因此未來DDR4可能會提出更高的傳輸速率水平。計劃中的其他功能特性包括DQ總線偽開漏接口，2667兆赫及以及數(shù)據(jù)速率低擋模式，數(shù)據(jù)庫分組架構(gòu)，內(nèi)部生成的VrefDQ以及改進的培訓(xùn)模式。

　　DDR4的架構(gòu)使用帶有數(shù)據(jù)庫分組的8n預(yù)取功能，包括使用2或4個可選數(shù)據(jù)庫分組。 該功能將使得DDR4內(nèi)存設(shè)備在每一個單立的數(shù)據(jù)庫分組中進行獨立的激活、讀取、寫入或刷新等操作。 該設(shè)計理念將提高總體內(nèi)存效率與帶寬，特別是使用較小的內(nèi)存顆粒的時候。

　　開發(fā)中的其他功能特性包括:

　　• 三種數(shù)據(jù)帶寬選擇: x4, x8 and x16

　　• DDR4 (1.2V) 新型JEDEC POD12接口標準

　　• 時鐘與頻閃燈的差分信號

　　• 不同于以前DDR版本的新終止機制：在DDR4中，DQ總線將中止切換到VDDQ，即使VDD電壓隨時間衰減也可保持穩(wěn)定。

　　• 名義與動態(tài)ODT： ODT協(xié)議的改進與新增的停車模式允許在不驅(qū)動ODT引腳的條件下實現(xiàn)名義終止與動態(tài)寫入終止

　　• 8的突發(fā)長度與4的突發(fā)突變

　　• 數(shù)據(jù)隱蔽

　　• DBI： 為便于降低功耗， 提高數(shù)據(jù)完整性，該功能告知DRAM應(yīng)存儲真實的還是倒置的數(shù)據(jù)

　　• 新的數(shù)據(jù)總線CRC: 支持數(shù)據(jù)傳輸中的錯誤校驗 – 特別是在寫入操作過程中與非ECC內(nèi)存應(yīng)用中。

　　• 新的 指令/地址總線CA奇偶校驗：為所有操作提供了驗證指令與地址傳輸鏈接完整性的低成本方法

　　• DLL 關(guān)閉模式支持

　　為了幫助理解及采用DDR4標準，JEDEC計劃在標準發(fā)布后舉辦DDR4技術(shù)研討會。 進一步的信息會在該標準頒布時一同發(fā)布。

　　負責(zé)該標準制定的JEDEC JC-42.3分技術(shù)委員會主席舟•麥柯禮指出， “眾多存儲器件、系統(tǒng)、部件以及模組生產(chǎn)商正協(xié)同合作來完成DDR4標準。該標準將使下一代系統(tǒng)提高性能并降低功耗。” 他還說到, “JEDEC 歡迎全球各地所有感興趣的公司參加DDR4標準的開發(fā)。

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